近期，臺積電生態(tài)系統(tǒng)和聯(lián)盟管理負責人Dan Kochpatcharin公開表示，臺積電將與三星聯(lián)手研發(fā)下一代HBM產(chǎn)品HBM4。這也是三星與臺積電首次公開在HBM領(lǐng)域的合作。而HBM領(lǐng)域的另一位巨頭SK海力士同樣在此前發(fā)布公告稱，將與臺積電合作開發(fā)HBM4，預(yù)計在2026年投產(chǎn)。兩大HBM供應(yīng)商接連送上橄欖枝，臺積電掌握了哪些“關(guān)鍵法寶”？

迭代越來越快 技術(shù)越來越難

HBM即高帶寬存儲，由多層DRAM Die垂直堆疊，每層Die通過硅通孔（TSV）技術(shù)實現(xiàn)與邏輯Die連接，使得8層、12層Die封裝于小體積空間中，從而實現(xiàn)小尺存與高帶寬、高傳輸速度的兼容，優(yōu)秀的特性使其成為高性能AI服務(wù)器GPU顯存的主流解決方案。

當前，隨著AI市場持續(xù)增長，AI服務(wù)器對于HBM的內(nèi)存容量和傳輸帶寬提出了更高要求，推動了HBM技術(shù)的迭代升級。每一次技術(shù)的突破，都會讓HBM在帶寬、容量、能效、架構(gòu)以及市場應(yīng)用等方面取得顯著提升，但所需的制造工藝也越來越復(fù)雜。

HBM初代產(chǎn)品于2014年由AMD與SK海力士共同推出。作為GDDR產(chǎn)品的競品，HBM采用了硅通孔（TSV）技術(shù)，實現(xiàn)4層die堆疊，可以提供128GB/s帶寬和1GB內(nèi)存，其當時的帶寬就已經(jīng)高于DDR4和GDDR5產(chǎn)品，同時以較小的外形尺寸消耗較低的功率，能更好地滿足GPU等帶寬需求較高的處理器。性能、尺寸和功耗上的種種優(yōu)勢，讓HBM在業(yè)內(nèi)嶄露頭角。

第二代的HBM于2016年由后來者三星“越級”搶先發(fā)布。作為旗下首款HBM產(chǎn)品，三星將每個HBM堆棧容量提升至8GB，使用硅通孔和微凸塊(microbump)技術(shù)，可以提供256GB/s的帶寬，是GDDR5產(chǎn)品帶寬的七倍之多。SK海力士則是在2018年正式推出堆疊高度為4層和8層的HBM2，并且引入了偽通道模式，將一個通道分為兩個獨立的64位I/O子通道，從而降低延遲，提高帶寬。

HBM2的加強版HBM2E于2019年再次由三星搶先發(fā)布。據(jù)了解，這款HBM2E單顆最大容量為16GB，最高可提供3.2Gbps的數(shù)據(jù)傳輸速度。而SK海力士則是于2020年率先開始批量生產(chǎn)HBM2E產(chǎn)品，性能比三星的產(chǎn)品更強，在容量同樣達到16GB的同時，帶寬達到了460GB/s。此外，SK海力士還首次采用了批量回流底部模制填充（MR-MUF）技術(shù)，提升了散熱性能，使得這款產(chǎn)品的散熱性能比上一代的HBM2高出36%。

隨后的HBM3和其強化版HBM3E都由SK海力士占據(jù)主導權(quán)，SK海力士的HBM3產(chǎn)品于2022年正式推出，其堆疊層數(shù)及管理通道數(shù)均有增加，可以提供6.4Gbps傳輸速度，帶寬可達819GB/s，容量提升到24GB。而SK海力士最新的HBM3E產(chǎn)品將使用其1b納米制造技術(shù)（10納米級的DRAM節(jié)點）來生產(chǎn)，并將MR-MUF技術(shù)升級為先進MR-MUF4技術(shù)，數(shù)據(jù)傳輸速度有望提高到8.0GT/s，帶寬提高到1TB/s，SK海力士計劃今年實施量產(chǎn)HBM3E產(chǎn)品。

制程和封裝是兩大“攔路虎”

隨著每一代產(chǎn)品在性能上的飛躍式提升，HBM對制程工藝和封裝技術(shù)的要求也更加嚴苛。

TrendForce集邦咨詢分析師許家源表示：“HBM1至HBM2e的堆棧層數(shù)僅為4層和8層，制程難度相對較低。但到了HBM3，堆棧層數(shù)增加至12層，制程難度大幅提升，HBM4更是要將堆棧層數(shù)增加至16層，復(fù)雜程度和制造難度都將進一步提升?！?/p>

據(jù)了解，更先進的制程節(jié)點有助于提高HBM的能效比和性能。因此，從HBM1到HBM3E，所采用的制程節(jié)點從28納米進化到10納米。三星和SK海力士近期發(fā)布的信息顯示，HBM4將采用5納米甚至更小的工藝節(jié)點，進入先進制程范疇。

先進封裝技術(shù)也是同理。除了更先進的TSV技術(shù)，HBM還需要MR-MUF技術(shù)、混合鍵合等新一代封裝技術(shù)加持。

HBM4對先進制程工藝和先進封裝技術(shù)的需求，讓如何保持高良率成為一個難題。在制造過程中，任何一層die出現(xiàn)問題，都可能導致整個堆疊失效。這一系列的難題讓三星這個全球第二的代工廠商都感到棘手，聯(lián)合先進制程的霸主臺積電似乎成了唯一選擇。

臺積電掌握核心技術(shù)

臺積電作為全球領(lǐng)先的半導體制造企業(yè)，可以說是當下先進的制程工藝的天花板，并且良率較為穩(wěn)定，可靠性和安全性在業(yè)內(nèi)首屈一指，這都是研發(fā)HBM4的必備條件。

據(jù)了解，臺積電計劃在HBM4生產(chǎn)中采用N12FFC+和N5兩種制程技術(shù)。N5是一種領(lǐng)先的5納米制程技術(shù)，能夠提供更小的晶體管尺寸，實現(xiàn)更高的性能和更低的能耗。這種先進的制程技術(shù)能夠優(yōu)化HBM4的邏輯芯片，提升整體的計算效率和能效比。

在封裝技術(shù)方面，半導體行業(yè)專家告訴記者，臺積電擁有諸如InFO和CoWoS等先進封裝解決方案，能夠在芯片之間構(gòu)建更快速的數(shù)據(jù)交換路徑，有助于解決熱管理和信號完整性問題。通過先進的封裝技術(shù)，臺積電能夠為HBM4提供更大的帶寬和更低的延遲。

這些優(yōu)勢正是SK海力士所渴望的。SK海力士缺乏先進制程的制造能力，和三星又是HBM領(lǐng)域的直接競爭對手，再加上三星的先進制程良率一直是個大問題，雙方合作的可能性很低。因此，SK海力士最好的選擇就是盡快與臺積電達成合作。

于是，在今年4月，SK海力士宣布與臺積電簽署了一份諒解備忘錄，雙方將合作生產(chǎn)下一代HBM，并通過先進的封裝技術(shù)提高邏輯和HBM的集成度。

據(jù)了解，兩家公司將首先對HBM封裝內(nèi)最底層的基礎(chǔ)裸片進行性能改善。SK海力士以往的HBM產(chǎn)品都是基于公司自身制程工藝制造基礎(chǔ)裸片，但從HBM4產(chǎn)品開始計劃采用臺積電的先進邏輯工藝。若在基礎(chǔ)裸片采用超細微工藝，可以增加更多的功能。SK海力士計劃在2025年下半年推出12層DRAM堆疊的首批HBM4產(chǎn)品，于2026年推出16層堆疊的HBM4E產(chǎn)品，內(nèi)存帶寬將是HBM4的1.4倍。產(chǎn)品面市時間將與英偉達AI加速器發(fā)布周期保持一致。SK海力士封裝開發(fā)副總裁李康旭在“2024異構(gòu)集成全球峰會”上詳細闡述了這一合作的重要性。他指出，通過將邏輯工藝應(yīng)用于HBM4的基片，可以顯著改善性能和能效。

近期，英偉達、臺積電和SK海力士又宣布組建“三角聯(lián)盟”，面向AI需求共同推進HBM4等下一代技術(shù)?？梢钥闯?，SK海力士想與臺積電進行深度綁定。據(jù)了解，SK海力士和臺積電決定在原計劃的12納米制程基礎(chǔ)上，增加5納米制程工藝來生產(chǎn)HBM4。

在封裝技術(shù)方面，SK海力士表示，SK海力士獨有的先進MR-MUF技術(shù)以及混合鍵合等新一代封裝技術(shù)，將與臺積電獨有的CoWoS技術(shù)相融合，這對于下一代HBM的發(fā)展至關(guān)重要。

而三星最初的想法是繼續(xù)押注自家的4納米制程工藝。三星一位高管表示：“我們與臺積電和SK海力士不同，我們的芯片設(shè)計人員直接參與HBM4生產(chǎn)，這是我們的獨特優(yōu)勢?！蹦壳?，三星已在其設(shè)備解決方案部門新設(shè)“HBM開發(fā)組”，專注于推進HBM4技術(shù)。

此外，三星先進封裝團隊高管Dae Woo Kim在2024年度韓國微電子與封裝學會年會上表示，三星成功制造了基于混合鍵合技術(shù)的16層堆疊HBM3內(nèi)存，該內(nèi)存樣品工作正常，未來16層堆疊混合鍵合技術(shù)將用于HBM4內(nèi)存量產(chǎn)。

相較現(xiàn)有鍵合工藝，混合鍵合無需在DRAM內(nèi)存層間添加凸塊，而是將上下兩層直接銅對銅連接，可顯著提高信號傳輸速率，更適合AI計算對高帶寬的需求，還可降低DRAM層間距，減少HBM模塊整體高度。

但三星近期宣布將與臺積電合作研發(fā)HBM4，這一“打臉”舉動，也側(cè)面反映出三星自身的先進制程工藝和封裝技術(shù)尚不足以支撐其HBM4研發(fā)。

專家告訴記者，三星與臺積電將共同開發(fā)一種特殊版本的無緩沖HBM4，技術(shù)路線與SK海力士的HBM4并不相同，這款產(chǎn)品取消了用于分配電壓和防止電氣問題的緩沖器，預(yù)計能提高40%的功率效率，并減少10%的延遲。三星計劃在年底前完成HBM4的流片，為2025年底的大規(guī)模生產(chǎn)奠定基礎(chǔ)。